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전자제품 인터페이스의 설계 라이프사이클

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글/David Wiens, Siemens Digital Industries Software

차세대 전자 시스템의 고속 인터페이스를 설계하고 검증하기는 매우 어려운 일이며, 제품, 공정과 조직이 복잡한 탓에 한층 더 난해해진다. 프로세서/메모리 연결을 위한 DDR의 경우 더 좁아진 마진으로 성능이 향상되어 더욱 세밀한 제약 조건과 토폴로지가 생성되고 전반적인 설계 복잡성이 증가한다. 이 글에서는 프로세스와 조직 복잡성을 주로 논하며 이 문제에 어떻게 대처해야 할지 방법을 제시한다. 

특히 본질적으로 고립되고 연결이 끊어지고 비효율적인 워크플로의 디지털 변환에 특히 주의를 기울일 것이다. 기업에서 전자제품 인터페이스를 설계하는 과정에서 어떤 형태로든 복잡성이라는 문제에 직면하는 경우, 시스템-설계 플로 전체를 개념부터 제조까지 전체 과정에 걸쳐 원활한 디지털 스레드와 통합하는 것이 좋다.

서론

거의 모든 전자 시스템에는 인터페이스가 있다. USB, 이더넷, SATA, DDR 등 DDR4/5, LVDS나 PCIe와 같은 표준 신호 전송 프로토콜에 따라 종류가 다르다. 이런 고속 인터페이스를 설계하고 검증하는 과정은 쉽지 않다. 우선 100페이지도 넘는 사양서로 시작해 연구소에서 프로토타입의 상세한 수치를 확인하며 끝난다. 이 과정에서 수많은 단계를 거치게 되는데, 그러면서 내내 인터페이스의 맥락과 설계 데이터 지속성을 유지하기란 쉽지 않은 일이다.

이러한 고충점과 더불어, 설상가상으로 차세대 시스템을 제작할 때는 세 가지 종류의 복잡성(제품, 프로세스와 조직 복잡성)이라는 문제점이 있다. 이는 일정, 원가와 설계 품질에 중대한 영향을 미칠 수 있는 요인이다.

이 글에서는 특정 인터페이스를 중심으로 논의할 것이다. 프로세서/메모리 연결을 위한 DDR이다. DDR 인터페이스 데이터 속도는 세월이 흐르면서 점차 발전해 왔다. 초기 DDR의 경우 200Mtps였지만 DDR5는 6,400Mtps에 달한다. 이러한 데이터 속도를 지원하기 위해 클럭 속도도 성능 면에서 이와 동급으로 큰 도약을 이루었다. 한편 I/O 전압은 2.5V에서 1.1V로 떨어졌다. 

그러나 이러한 성능 향상으로 인해 마진이 더 좁아지고 제약 조건과 토폴로지가 더 세부적으로 생성되고 전체 설계가 복잡해졌다. DDR에 관한 논의는 대체로 제품 복잡성 위주이며, 이에 동반되는 관련 프로세스 및 조직 복잡성은 간과하는 경향이 있다. 이처럼 간과한 부분을 시정하기 위해 이 글에서는 프로세스와 조직 복잡성을 주로 논하며, 이 문제에 어떻게 대처해야 할지 방법을 제시한다.

특히 본질적으로 고립되고 연결이 끊어지고 비효율적인 워크플로의 디지털 변환에 특히 주의를 기울일 것이다.

설계 복잡성 해결

제품 복잡성은 성능 요구 사항, 제조 가능성 요구사항, 규정 준수, 신뢰성, 더욱 엄격한 폼팩터와 원가 압박 등의 형태로 나타난다. 이 모든 것에 설계 시간과 리스핀을 늘릴 가능성이 잠재되어 있다. 제품 설계의 복잡성은 인터페이스를 다루면서 자동으로 가중되는데, 이는 설계를 시작하기도 전에 새로운 제약 사항과 검증 프로토콜을 반드시 이해해야 하기 때문이다.

DDR4의 경우, 최고 데이터 속도가 3.2Gbps이며 제한 사항으로 임피던스 불연속성을 최소화하고 레인 매칭(lane matching)을 최적화한다. DDR5가 6.4Gbps에 도달하면 IC에서 보드 전체, 커넥터를 통해 DIMM에 이르기까지 설계가 더욱 제한될 것이다.

작동 전압이 1V를 조금 웃도는 수준으로, 노이즈 마진이 작은 것을 전제하면 전력 분배 네트워크를 최적화하는 것이 매우 중요하다. 조직 복잡성의 경우 팀원이 세계 각지에 흩어져 있는 경우, 엔지니어링 비용 압박이 크거나 리소스 효율성, 인력 감원, 역할 전문화, 고도의 인프라와 관리 및 IP 재사용 등의 요인에 의해 증가할 때가 많다.

DDR 전문가가 팀에 합류하여 제품 복잡성을 해결하기 위해 설계를 감독하고 최적화할 수 있어야 한다. 가능한 경우, 회로도와 레이아웃 데이터에서 최적화된 인터페이스 채널 형태로 사용한 IP를 다시 사용해 재작업을 최소한의 수준으로 유지하는 것이 좋다.

데이터 관리도 관계자를 모두 동일선상에 유지하는 데 좋은 보편적인 방법이다. 특히 MCAD와 같이 여러 관계자가 각기 다른 영역을 맡은 경우 이 방법이 유용하다. 프로세스 복잡성에는 협업 효율성(특히 서로 다른 영역 간), 데이터와 IP에 대한 액세스, 그리고 부가적인 검증 단계 등이 있다. DDR은 협업 효율성을 강조하기 때문에 여러 팀이 자기 팀 설계 프로세스에 전문가를 포함하면서도 병목 현상을 일으키지 않을 방법을 찾을 수밖에 없다. 추가적인 설계 제한 사항도 팀원 전체가 추가로 검증 단계를 밟게 만들기 때문에, 프로세스 효율성에 한층 더 영향을 미친다.

디지털 변혁 지원

이와 같은 복잡성은 특히 서로 분리된 팀과 수동 또는 맞춤형 단계에 의존하는 기존 방식의 프로세스에 미치는 타격이 크다. 일반적인 디자인 프로세스에서 팀 구성원, 전문가 또는 도메인 간의 비효율적인 접점을 찾는 데 많은 시간이 걸리지 않는다. 요구 사항에서 설계에 이르기까지, 전자, 기계 및 소프트웨어 분야 간에 또는 설계에서 제조에 이르기까지 도메인 전반에 걸쳐 통합이 제대로 이루어지지 않는 것이 일반적이다.

조직이 비효율적이면 여러 영역에 걸쳐 데이터가 불일치하여 재작업, 수동 개입과 오류가 발생하게 된다. 이 모든 것이 팀 생산성을 크게 저해하는 요인이다. 이런 경우 대개 제조 회사에 데이터를 수동으로 전달하는데, 이 과정에 여러 개의 파일과 수많은 단계가 포함되므로 또 불일치 문제점이 발생할 가능성이 생기게 된다. 마지막으로, 이런 경우 대체로 성능과 형태 적합성(form-fit)을 검증할 때 실물 프로토타입에 의존하므로 수정하는 데 비용이 많이 드는 리스핀 사이클을 여러 차례 거쳐야 한다.

특히 DDR과 같은 고속 인터페이스에서 이런 문제점이 확연히 두드러진다. 설계 중간에 검증을 하지 않으면 보통 주어진 문제점의 근본 원인을 찾아 분리하고 수정하기까지 여러 번의 프로토타입 사이클을 거쳐야 한다.

이럴 때 필요한 것은 플로 전체를 아우르는 디지털화이다. 이를 통해 장애물을 허물고 처음부터 통합된 상태로 시작해 통합된 형태를 유지하는 프로세스를 지원해야 하는 것이다. 바로 이것을 전자 시스템 설계의 디지털 변혁이라 일컫는다. 플로 전체를 디지털화하면 하나의 공통된 정보 소스를 근거로 여러 팀 사이 협업과 가시성이 향상된다.

이렇게 하면 팀 생산성이 최적화되고 진정한 동시병행 설계(Concurrent Design)가 가능해진다. 프로토타입은 설계 중간에 디지털 방식으로 제작하여 처음부터 올바른 프로세스를 지원하므로 제로스핀 목표를 달성할 수 있다. 제조 핸드오프는 독립적인 단일 제품 모델로 관리되어 재스핀을 제거하고 제조 가능성을 개선한다.

“디지털 변혁”을 뻔한 업계 유행어에 그치는 것이 아니라 엔지니어가 실제로 실천 가능한 개념으로 한 단계 끌어올리기 위해, DDR 설계 프로세스를 상세하게 살펴보기로 하겠다. 이를 통해 기존 방식을 숙지하고 개선의 여지가 있는 기회를 포착하고자 한다.

인터페이스의 수명 주기

이 단원에는 인터페이스의 라이프사이클에서 발생하는 일반적인 데이터 흐름을 개략적으로 나타내었다. 이 흐름은 크게 다음과 같은 여섯 가지 단계로 구성된다.

1. 설계 정의 및 초기 최적화

2. 인터페이스 제약 사항 정의

3. 기계적 설계 및 구성요소 배치

4. 상호연결 라우팅

5. 사인오프 검증

6. 설계 승인 및 출시

이렇게 보면 연속적인 과정으로 보이지만, 사실 대부분의 단계는 한 팀 내에서 병행할 수 있다. 이 프로세스는 반복적이고 협업적이기도 한다. 팀과 전문가 검토가 일반적이며 결과적으로 (바라건대) 점진적인 최적화가 이루어지는 것이다.

1. 설계 정의 및 초기 최적화

라이프사이클의 시작은 계획이다. 이 단계에서 설계 프로세스를 이끄는 스택업, 토폴로지와 제한 사항을 결정한다. 이 계획 단계를 여러 설계에서 다시 사용할 수 있으므로, 성능과 제조 가능성 둘 모두를 고려해 일찌감치 최적화하는 데 시간을 투자할 만한 가치가 있다.

전기 제한 사항을 정의하는 과정에서는 스택업이 매우 중요하며, 이것은 전반적인 시스템 원가에 중대한 영향을 미친다. 정의하려면 현재 이용 가능한 재료가 무엇이고 제조사에서 제공한 스택업 구성이 무엇인지 인지해야 하며, 해당 인터페이스의 성능 요구 사항을 달성하려면 무엇이 필요한지도 파악해야 한다. 최적의 성능을 얻기 위해 재료를 과도하게 명시하기 쉬운데, 그러면 보드 원가가 높아진다. 따라서 서로 경쟁 관계에 있는 동인 중에서 몇 가지를 양보하는 트레이드 오프가 매우 중요하다.

인터페이스 상호연결 토폴로지를 일찌감치 탐색하면 선택한 스택업의 맥락을 고려하여 가장 적합한 종단(termination)과 디커플링 전략을 세우는 데 도움이 된다. 평면 임피던스 목표값에 맞추기 위해 필요한 디커플링 평가를 거치면 메모리 소자의 수에 상대적으로 사용해야 하는 커패시터 수, 그 값, 나아가 IC에 대한 근접성에 관한 제약 조건 등을 정할 때 정보를 바탕으로 결정할 수 있다. 이것은 다른 대안보다 훨씬 낫다. 즉 커패시터를 대충 주변에 흩뿌리는 방식인데, 이 경우 레이아웃 면적이 손실되고 제품 원가가 높아지기 때문이다. 이러한 전략을 초반부터 정의해두면 구성품 선택과 회로도 배치의 지침이 되어주므로 프로세스 후반에 가서 재작업할 일이 최소한으로 줄어든다.

토폴로지를 탐색할 때는 상호연결 지연, 임피던스 전이(예: 트레이스 너비 변경 사항과 비아 구조), 그리고 신호 결합 등을 고려하여 타이밍 예산에 맞추고 인터페이스에서 잡음을 최소화할 제약 조건과 허용 오차를 도출해야 한다. 마지막으로, PCB 상호연결이라는 맥락에서 구동 장치(드라이버)/수신기 설정을 검토하면 신호 전이가 설계 마진 범위 내로 유지되도록 보장할 수 있다. 이 모든 탐색 작업은 독립 실행형 SI/PI 툴에서 수행하면 되지만, 회로도 내에서 작업하면 플로가 간소해지고 디지털 스레드가 유지되므로 토폴로지를 재정의하지 않아도 되고, 그 결과 도출된 제한 사항을 수동으로 변환하지 않아도 된다.

[그림 1] 초기 분석을 통해 제약 조건 정의 속도가 빨라져 타이밍 예산을 충족 하고 신호 품질을 최적화할 수 있다.

인터페이스의 회로 토폴로지는 대개 보드 한 개에 포함되지만, 여러 보드에 걸쳐 전이될 수도 있다. 다중 기판 설계에서는 탐색이 훨씬 더 일찍 시작되어야 하며 둘 이상의 스택업이 발생할 가능성이 있고 상호 연결 토폴로지에서 커넥터를 고려해야 하기 때문에 더 복잡하다. 설계 규모가 큰 경우, 같은 설계에 한 번에 두 명 이상의 엔지니어가 작업해야 할 수도 있다.

리소스가 추가되면 설계 사이클이 단축되는 것이 자연스럽지만, 프로세스 복잡성에 문제가 생기면 (예: 누가 무엇을, 언제 편집할 권한을 가지나?) 사이클이 길어질 수 있다. 설계 재사용 또한 이처럼 초기 단계에 일정한 역할을 한다. 즉 팀원들이 품질이 우수한 것으로 알려진 회로를 활용하여 설계 시간을 단축하고 품질을 보강할 수 있다.

[그림 2] 설계 재사용을 조기에 시작하여 설계를 가속하고 오류를 최소화한다(오른쪽 화면은 재사용한 전력 회로). 그와 동시에, 각각의 메모리 뱅크와 관련된 다른 엔지니어 그룹 구성요소가 레이아웃 배치 의도를 전달한다(왼쪽 화면).

회로도 설계 과정에는 오류가 생기기 쉽다. 특히 시간에 쫓기거나 많은 인원으로 구성된 팀이 협업하는 경우 위험이 크다. 이러한 오류 중에는 구성요소의 전원이나 접지 연결이 부적절한 경우, 전원 누락, 다이오드 방향, 커패시터 디레이팅(derating) 오류, 구동 장치나 수신기 누락, 보드 간 연결 오류 등이 대표적이다. 오류가 레이아웃까지 전달되지 않도록 방지하려면 이러한 오류를 일찌감치 파악하여 해결해 리스핀을 막아야 한다.

2. 인터페이스 제한 사항 정의

인터페이스에서 중요한 제한 사항에는 토폴로지의 연결 순서, 스텁 길이, 여러 신호 집단 사이의 타이밍 왜곡(timing skew), 그리고 디퍼렌셜 페어 임피던스와 커플링 등이 있다. BGA는 핀 밀도가 높기 때문에 팬아웃에 더 엄격한 제한 사항이 필요할 수 있으며, 이를 시뮬레이션하여 임피던스 중단과 더 조밀한 결합의 영향을 평가해야 한다.

제약 조건 정의와 통신에 대한 기존 접근법의 경우 수동 방식 위주이다. 즉 스프레드시트를 사용하거나 입에서 입으로 전달하거나, 잘해야 회로도에 메모를 붙이는 수준이다. 고속 신호의 경우, 레이아웃을 준비하면서 전기 제한 사항(예: 스택업 재료, 임피던스, 타이밍)을 수동으로 그에 상응하는 물리적 제한 사항으로 변환해야 하므로 레이아웃을 진행하면서 선택의 폭이 제한된다.

이 모든 것이 원활한 디지털 스레드라는 목표를 흐린다. 제한 사항은 영역별 전문가가 정의하여 사람의 개입 없이 곧바로 레이아웃으로 전송되어야 한다는 것이 원활한 디지털 스레드이다. 위에 언급한 분석을 바탕으로 결과를 직접 제한 사항으로 변환해야 한다.

예컨대 신호 무결성 분석을 통해 곧바로 토폴로지와 임피던스 제한 사항이 생성되어야 한다는 말이다. 팀원 전체가 같은 제한 사항 “플레이북”을 기준으로 작업하되 여러 명의 팀원이 동시에 제한 사항을 검토, 업데이트하는 방식이 가장 이상적일 것이다. 이렇게 하면 소통 불량으로 인한 오류 발생 가능성이 줄어들고 팀 생산성을 최적화하는 데 한결 도움이 된다.

설계 의도 또한 배치 그룹에 대한 권장 사항 형태로 제시된다. 예를 들어 메모리나 관련 패시브 장치의 마이크로프로세서가 대표적이다.

3. 기계적 설계 및 구성요소 배치

물리적 보드를 설계하는 과정에는 설계 엔지니어 말고도 다양한 팀원이 관여해 협업하게 된다. 여기에는 기계, FPGA와 제조 등이 포함되며 신호와 전원 무결성에 대한 성능 검증 전문가도 관여한다. 이처럼 여러 팀이 관여하는 협업 방식을 최적화하려면 빈번한 데이터 재입력과 리스핀을 방지하기 위해 탄탄한 디지털 스레드가 필수적이라는 사실이 다시금 강조된다.

서로 다른 툴을 사용하는 여러 팀이 같은 데이터를 공유할 때면 이러한 문제가 흔히 발생하기 때문이다. 레이아웃 작성은 기계팀과의 협업에 크게 좌우된다. 인클로저에 기반한 보드 아웃라인 초기화 작업만이 아니라, 구성요소 높이 영역과 같은 제한 사항을 정하는 데도 협조를 얻어야 한다. 아웃라인과 관련 스택업을 만들었으면, 인터페이스와 관련된 중요 구성요소를 배치하면 된다. 이상적인 경우라면, 앞서 언급한 구성요소 그룹화 정보가 디지털 제한 사항을 통해 설계 엔지니어에게서 레이아웃 설계자에게 전달된다.

기존 방식처럼 포스트잇 메모에 그린 그림이나 음성 작동 마우스를 통해서가 아니다. 디지털 제약 조건을 통해 개발 의도를 전달하면 레이아웃의 계층 구조를 정의하고 분해할 수 있으므로 설계자가 인터페이스의 중요 구성요소 배치를 최적화하는 데 도움이 된다.

[그림 3] FPGA IO를 스왑하면 연결 관계를 밝혀내고 라우팅 밀도를 낮출 수 있다.

프로세서가 FPGA인 경우, 중요한 장치의 배치를 마치면 인터페이스의 I/O 바이트 레인의 D2D(device-to-device) 연결성을 최적화하기 위해 동급 그룹/뱅크별로 핀을 스왑할 수 있다. 이렇게 하면 비아를 포함한 추가 상호연결을 설정할 필요가 줄어들기 때문에 라우팅 단계가 간단해지고, 레인 매칭 제한 사항에 부합하는 데도 유리한다. 다른 팀에서도 ASIC 및 관련 패키징에 대하여 이러한 핀 스와핑을 수행하지만, 이 경우 좀 더 광범위한 계획과 협업이 뒤따른다.

여기에서도 반복되는 구성요소 그룹화나 조정된 바이트 레인 경로라는 맥락에서 설계 재사용이 의미 있는 역할을 할 수 있다. 이 방식을 이용하면 설계 시간이 대폭 단축되고 제품 품질이 개선된다.

[그림 4] 기계 엔지니어링과의 협업을 통해 구성요소 배치 문제 해결

품질을 말하자면, 제품의 디지털 트윈이 점차 정교해지면서 추가 검증이 완료될 수 있다. 중요한 구성요소를 정의했으면, 이 시점에 기계 팀과 폼/핏(form/fit)을 점검하는 것이 좋다. 이 단계에서 열 검토를 실시하면 유용하다. 팀에 따라서 이 작업을 기계 엔지니어에게 배정하는 경우도 있고, PCB 레이아웃 내에서 수행하는 경우도 있다. 이 시점에 배치에 1차 어셈블리 검사를 실시해 제조 가능성을 확인하는 것도 좋다. 이 모든 검사를 거치면 배치가 건실한지 확인할 수 있으므로 라우팅이 시작된 뒤 재작업을 최소한의 수준으로 줄이는 데 도움이 된다.

[그림 5] 시스템 전체 맥락에서 열 분석을 하면 FPGA에 대한 히트싱크 최적화에 도움이 된다.

4. 상호연결 라우팅

플레인 모양이 맨 먼저 고려해야 할 첫 “라우팅”이다. 전력 분배 네트워크를 제대로 설정하는 것은 무척 중요한 일이며, 특히 저전력 프로세서나 DIMM의 경우 더욱 그렇다. 커패시터를 배치하고 플레인을 정의하고 나면 전력 분배 네트워크를 임피던스 특성과 전류 운반 효율 면에서 평가할 수 있다. 이 검토 작업은 레이아웃 설계자가 맡는 것이 이상적이다.

그래야 전문가의 반복 재현 작업을 최소한으로 줄일 수 있다. 플레인들을 제자리에 배치했으면 연동 시뮬레이션(co-simulation)을 통해 전력 변화가 열 특성에 미치는 경향, 그리고 그 반대의 경우를 평가할 수 있다.

DDR 라우팅의 경우, 첫 단계로 뱅크를 계획하고 뱅크가 따라야 할 채널을 계획한다. 다음 단계로 프로세서와 메모리를 팬아웃하여 이스케이프 채널 수가 모든 신호에 충분한지 확인한다. 이는 특히 핀 수가 많은 프로세서인 경우 중요한 과정이다. 메모리의 경우, 팬아웃을 짧게 유지하되 스텁을 최소화하는 데 중요한 경우에만 비아를 사용하도록 제한해야 한다.

[그림 6] 플레인에 팬아웃을 하는 경우 전류 밀도와 전압 강하에 미치는 영향을 평가하는 것이 좋다.

1차 계획 단계를 거치면 인터페이스 라우팅이 간소해진다. 적절한 팬아웃과 오류 없는 경로를 따르면 비아를 지나치게 배치할 필요 없이 라우팅이 순조롭게 흘러간다.

이제 신호 뱅크에 일치하도록 인터페이스를 조정할 차례이다. 이 작업은 품이 많이 드는 일일 수 있다. 특히 기존 경로를 이동해야 하는 경우 부담이 가중된다. 다행히 몇몇 설계 툴에 자동화 기능이 있어 이 프로세스가 대폭 간소화된다. 한 메모리 장치로의 라우팅이 완료되면 이 상호연결을 다른 모든 장치에 대하여 재사용할 수 있기 때문에, 이 경우에도 시간이 크게 절약된다.

[그림 7] 바이트 레인을 빠듯한 허용오차 범위에 맞춰 길이를 조정해야 한다.

디자인 정의에서 논의한 바와 같이, 여러 디자이너를 동시에 배치하여 팀 리소스를 활용하는 것은 디자인 시간을 줄이는 좋은 방법이지만, 레이아웃을 분할하고 나중에 병합하는 프로세스가 병렬 작업의 절감액을 모두 소모하지 않는 경우에만 가능하다. 

인터페이스 라우팅을 완료하면 이를 검증하여 타이밍과 임피던스 제한 사항을 준수하는지 확인해야 한다. 검증 통과 단계에서 DDR 구동 장치와 수신기를 고려하면 타이밍 마진에 맞췄고 신호 눈(eye)이 열리도록 보장할 수 있다. 이 시점에서 제조를 위해 상호연결을 검증하면 레이아웃 설계자가 성능과 제조 가능성 사이에 나타날 수 있는 트레이드오프 문제를 해결하는 데 도움이 된다.

5. 사인오프 검증

전문가로서는 설계 엔지니어와 레이아웃 설계자가 1차 검증을 몇 번 했든 관계없이 사인오프 검토를 통과하는지 확인하고자 할 가능성이 크다. 하지만 이 시점에서 간단한 문제를 해결해야 전문가가 좀 더 철두철미하고 심층적인 전체 보드 검증을 실시하여 남은 문제점이 있는지 찾아내는 데 도움이 된다. 인터페이스가 완성되었으면 충실도를 최대로 설정한 모델링을 거치되 불완전한 설계 요소에 근사치를 대입하지 않아도 된다.

물론 진정한 의미의 사인오프는 인터페이스만이 아니라 설계 전체가 완료되었을 때나 가능하다.

[그림 8] 최종적으로 상세한 전력 인식 검증을 통해 허용 가능한 마진 내에서 회로 성능을 보장한다.

전력 분배 네트워크를 다시 평가하되, 최종 배치와 라우팅이(특히 팬아웃이) 평면 무결성에 미치는 영향을 고려해야 한다. 신호 무결성도 다시 검토하되, 이번에는 전원 무결성의 맥락에서 살펴본다. 

이 단계의 열 분석에서는 상호연결이 열 전이에 미치는 영향도 고려해야 하며, 더 많은 보드와 시스템 환경이라는 폭넓은 맥락도 살펴야 한다. 좀 더 철저한 제조 및 어셈블리 검증을 완료하되, 이번에는 통과와 불합격 사이 “회색 지대”에 주안점을 두어 제조 수율을 개선할 가능성이 있는지 알아본다. 

6. 설계 승인 및 출시

설계의 성능과 제조 가능성을 검토한 뒤에는 최종 프로세스가 기업 내 더 넓은 범위까지 확대되어 최종 원가 예상, 재료와 구성요소 수급 가능성 확인, 설계에 대한 최종적인 경영진 사인오프 등을 수행한다.

이것은 보통 여러 가지 파일을 만들어 다양한 관계자에게 보내는 방식으로 이루어진다. 다만 디지털 스레드를 유지하려면 누구나 같은 정보 출처에 액세스할 수 있어야 하며, 이렇게 해야 검토 프로세스가 간소화되고 모두의 의견이 일치하는지 확인할 수 있다.

설계 인텔리전스가 제조까지 제대로 전달되도록 보장하기 위해 모든 설계 데이터를 담은 하나의 제품 모델을 만들어야 한다. 이렇게 하면 동기화되지 않는 정보가 없도록 보장하고(에: 드릴 파일이 아트워크와 일치하지 않음) 제조에서 발생하는 재작업(및 잠재적인 리스핀) 분량을 최소화할 수 있다. 이는 특히 제조업체 측에서 미세하게 조정할 경우 규정 준수 범위를 벗어나기 쉬운 고속 인터페이스에서 매우 중요한 부분이다(예: 사소한 스택업 또는 상호연결 편집). 

제조업체는 모든 ECAD 공급업체 도구의 모든 릴리스를 따라갈 수 없기 때문에 모든 것을 포괄하는 단일 제품 모델이 제조 단계에서 디지털 스레드를 유지 관리하는 가장 효율적인 방법이다.

시스템 전체가 엔터프라이즈 PLM 시스템에서 통합되며 여기에 여러 개의 보드, 기계적 인클로저, 배선과 소프트웨어가 모두 중앙집중화된다. 이렇게 하면 BOM에 따른 최종 공급망 분석과 구매가 가능하며, 제품 제조 프로세스를 시작하는 데도 유리한다.

디지털 스레드를 사용해 전체 연동

전자부품 개발에서의 혁신은 생존하기 위한 디지털 변혁이 필수적인 요소가 되었다. 한 번 만에 성공하려면 원활한 디지털 스레드를 활용해 프로세스 전체와 연관된 여러 팀을 모두 연동하는 것이 매우 중요하다. 이를 실현하려면 통합형 워크플로와 조직을 지원하는 지능형 툴이 필요하다. Siemens Digital Industries Software에서 제공하는 Xcelerator 포트폴리오가 바로 이러한 디지털 정보를 제공한다. 

이 글에서 언급한 난제를 해결하는 데 유용한 Xcele-rator 기술로는 전자부품 시스템용 Xpedition Enterprise 설계 플로, 기계적 설계에 적합한 NX, PLM 데이터 관리에 좋은 Teamcenter, 성능 검증용 HyperLynx와 Simcenter, 그리고 제조 가능성 검증에 쓰이는 Valor 등이 있다.

이 솔루션의 핵심인 Xpedition Enterprise는 업계에서 가장 혁신적인 PCB 설계 플로 환경으로, 시스템 설계 정의부터 제조 실행까지 완벽한 통합을 제공한다. 독보적인 기술력으로 설계 사이클을 대폭 단축하면서 동시에 전반적인 품질과 리소스 효율은 향상할 수 있다. Xpedition을 이용하면 전자 엔지니어링 팀에서 다분야 시스템, 동시 엔지니어링, 프로세스 자동화, 설계 데이터 무결성 및 설계 검증과 같은 문제를 모두 정복하는 데 유리한다. 이들은 모두 최신 전자제품 인터페이스 설계에 중대한 요소이다.

기업에서 전자제품 인터페이스를 설계하는 과정에서 어떤 형태로든 복잡성이라는 문제에 직면하는 경우, 시스템 설계 플로 전체를 개념부터 제조까지 전체 과정에 걸쳐 원활한 디지털 스레드와 통합하는 것이 좋다. 

leekh@seminet.co.kr
(끝)
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