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전기 디자인 룰 체크(DRC)를 자동화하는 방법

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글/John McMillan, Siemens Digital Industries Software

거의 모든 PCB 설계는 처음 만들어졌을 때 전기 성능 결함이 있다. 전자 설계가 복잡해지고 매우 빠른 클럭 속도로 작동함에 따라 수동 검사는 설계팀에게 매우 어려운 과제가 되었고 각각의 PCB 설계자에게는 거의 불가능한 일이 되었다. 

이러한 복잡한 PCB에 대한 일렉트리컬 사인오프는 반드시 완료해야 한다. 이것은 이제 PCB 설계 프로세스의 중요한 부분이다. 수동으로 발견할 수 있는 큰 오류들도 있지만, 설계 문제를 가장 많이 일으키는 대부분의 오류는 찾기가 어려울 수 있으며 특히 신호 무결성(SI), 전력 무결성(PI), 전원 무결성(EMI/EMC) 분야의 전문 지식이 필요한 경우가 많다. 

일렉트리컬 DRC를 수동으로 검사하려는 시도는 시간이 오래 걸리고 오류가 발생하기 쉽다.

전기 디자인 룰 검사

전기 디자인 룰 검사를 통해 PCB 설계자는 찾기 어려운 전기 오류를 찾고 해결할 수 있다. 수동검사로 인하여 PCB 제조 전, 미리 문제점을 발견하지 못하여 이후 이를 수정해야 하는 재설계 과정을 제거할 수 있다면 설계 품질이 획기적으로 향상되고 일렉트리컬 룰 사인오프가 가속화된다. 무엇보다도 PCB 설계자가 시간을 절약하고 프로젝트 비용을 절감할 수 있다. 

• 전기 DRC #1 - T-fork 토폴로지(SI): DDR(Double Data Rate) 메모리 및 USB(Universal Serial Bus) 같은 DDR 기술은 한때 ‘고급’ PCB 시장의 일부로 간주했지만 지금은 평범한 것이며 대부분의 PCB에서 찾아볼 수 있다. 

레이아웃 이후 DDR 인터페이스의 타이밍 성능을 확인하는 능력이 전기 사인오프의 핵심 요소이다. HyperLynx DRC에는 DDR 회로에 대해 거의 모든 전기 사인오프 시뮬레이션 및 측정을 자동화하는 DDR 마법사가 포함되어 있다.

규정 준수를 예로 들어 보겠다. PCB 설계는 EMC 및 EMI 지침을 충족해야 하며 IEC, EN(국제 표준) 및 UL 규제 기관에 의해 설정된 안전 표준을 충족해야 한다. IC 칩 공급업체는 최종 제품의 부품 성능을 보장하기 위해 구체적인 PCB 레이아웃 지침, 데이터시트, 심지어 레퍼런스 설계의 상세한 배치 및 스택업까지 제공한다. 

또한 다양한 PCI Express®, USB, HDMI, DDR 등 다수의 표준 버스는 전기 성능 요구를 충족하기 위해 특정 SI, PI 및 EMI에 대한 지식과 전문성이 필요한 까다롭고 복잡한 전기 규정 준수 문제를 초래한다. 다행히도 PCB 설계자는 도움이 될 수 있는 도구를 가지고 있다. 본 고에서는 모든 PCB 설계자가 일렉트리컬 사인오프를 완료하기 위해 사용할 수 있는 8가지 일렉트리컬 설계 검사항목들을 설명한다. 

DDR 라우팅의 T-fork 토폴로지 검사를 통해 대칭 포크 및 유사한 포크의 길이와 트레이스 폭 등 T-fork 넷 특성을 확인할 수 있다. 이러한 DDR 검사는 유사한 포크 간의 길이 위반, 유사한 포트 간에 허용되는 최대 폭 차이 그리고 DDR 넷 토폴로지에서 허용되는 최대 분기/포크를 리포트 한다.

DDR 디자인 룰 검사가 실행되면 위반 사항이 스프레드시트에 보고되고(그림 1) 설계 데이터베이스에 강조 표시되므로 PCB 설계자가 위반 사항을 신속하게 탐색하고 수정할 수 있다.

[그림 1] DDR T-fork 토폴로지 위반 스프레드시트

• 전기 DRC #2 - 트레이스 임피던스(SI): 넷 길이 전반의 트레이스 임피던스 편차는 신호 무결성 문제를 일으킬 수 있는 리플렉션을 초래한다. 따라서 넷의 모든 트레이스 세그먼트에서 임피던스 편차를 검사하고 PCB 제조 전에 이를 수정하는 것은 일렉트리컬 사인오프를 충족시키는 데 매우 중요하다.

편차 목표값이 최소 및 최대 길이 범위를 벗어날 때 임피던스 불일치를 식별하도록 특별히 설계된 임피던스 검사 그리고 이러한 검사와 레퍼런스 플레인 및 기준 구조의 관계는 넷에서 트레이스 세그먼트의 임피던스 편차를 제거하는 데 필요하다. HyperLynx DRC의 자동화된 트레이스 임피던스 검사(그림 2)를 통해 PCB 설계자는 PCB를 제조팀에 보내기 전에 신호 무결성 문제를 일으키는 편차를 식별하고 수정할 수 있으므로 설계 리스핀의 가능성을 없앨 수 있다.

[그림 2] 임피던스 스프레드시트를 통해 빠른 위반 탐색이 가능함

• 전기 DRC #3 - 차동 임피던스(SI): 넷 길이 전반의 모든 트레이스 세그먼트에 대한 차동 임피던스 편차도 신호 무결성 문제를 일으키는 리플렉션을 초래한다. 트레이스의 임피던스에 대한 목표치 그리고 목표치로부터 허용되는 편차가 위반되지 않도록 하는 것이 PCB 설계의 성능에 매우 중요하다. 또한 기준 구조가 있는지와 인접 평면이 솔리드로 가정되는지를 고려하는 것도 중요하다. 차동 임피던스 허용오차를 벗어난 임피던스를 사용하는 모든 세그먼트의 최대 허용 길이 총합을 계산하는 것도 신호 무결성 문제를 방지하는 데 도움이 된다. 

PCIe, DDR3, DDR4, SerDes 등의 기술에 대한 특정 목표 임피던스를 비롯하여 다양한 개체 목록에 대해 여러 넷에서 차동 임피던스 검사를 실행할 수 있다. 차동 임피던스 검사가 실행되면 HyperLynx DRC는 목표 임피던스를 충족하지 못한 트레이스 세그먼트를 강조 표시한다(그림 3). 따라서 디퍼렌셜 페어에서 목표 임피던스가 충족되지 못한 곳을 정확하게 파악하기 쉬워지므로, PCB 설계자가 문제를 신속하게 찾고 필요한 내용을 수정할 수 있다. 

[그림 3] 차동 임피던스를 위반하는 세그먼트가 강조 표시됨

• 전기 DRC #4 - 디퍼렌셜 페어(SI): 디퍼렌셜 페어가 제대로 커플링되었고 길이가 일치하는지 확인하는 것이 일렉트리컬 사인오프에서 매우 중요하다. 길이 불일치와 부적절한 커플링으로 인해 디퍼렌셜 페어에서 방사 에너지 및 노이즈 민감성 같은 신호 무결성 문제가 발생할 수 있다.

트레이스 간 최대 허용 왜곡, 최대 허용 비결합 길이, 최대 비아 분리 등의 파라미터를 검사하는 것이 디퍼렌셜 페어의 성능에 매우 중요하다. DDR과 같은 기술별 개체 목록을 사용하면 PCB 제조 이전에 PCB 설계자가 디퍼렌셜 페어 위반을 식별하고 수정할 수 있다.

[그림 4] 디퍼렌셜 페어의 일렉트리컬 검사가 정확한 넷 길이 및 커플링을 보장함

• 전기 DRC #5 - 디퍼렌셜 페어 위상 매칭(PI): 드라이버에서 수신기까지, 디퍼렌셜 페어 넷은 전체 길이의 왜곡이 총 최대 왜곡을 초과하지 않도록 정적으로 위상 매칭되어야 한다. 또한 최대 실행 길이 이상의 실행 길이에 대해 위상별 최대 왜곡을 벗어날 수 없도록 동적으로 위상 매칭되어야 한다. 

위상 최대 왜곡을 초과하는 왜곡은 다음 최대 실행 길이 내에서 보정되어야 한다. 위상 왜곡은 차동 신호 전력의 일부를 공통 모드 전력으로 변경하므로 차동 신호 품질이 영향을 받고 유도 노이즈에 대한 민감도가 증가한다.

구동 구성요소와 수신 구성요소를 설정하면 디퍼렌셜 페어 위상 매칭이 검사되고, 최대 왜곡 및 실행 길이를 위반하는 위상불일치 디퍼렌셜 페어 세그먼트가 강조 표시된다(그림 5). 덕분에 PCB 설계자는 제조 전에 IC(집적 회로) 제조업체의 지침에 따라 오류를 수정할 수 있다. 

[그림 5] 디퍼렌셜 페어 위상 매칭으로 인해 정확한 왜곡 및 실행 길이가 보장됨

• 전기 DRC #6 - 디커플링 커패시터 배치(EMI): 고속 넷에 효과적일 만큼 IC 부품에서 디커플링 커패시터가 전원 핀에 가까운 곳에 있는지 확인하는 것이 중요하다. 디커플링 커패시터는 부품의 전력 요구를 충족하기 위해 전력과 접지 사이에 저임피던스 경로를 제공해야 한다. 긴 트레이스와 함께 장착되거나 전원 핀에서 너무 멀리 떨어진 곳에 배치된 커패시터는 장착 연결부에서 추가되는 인덕턴스 때문에 효율성이 떨어진다.

정확한 디커플링을 수행하기 위해 커패시터 검사는 IC 핀과 관련 디커플링 커패시터 사이의 거리를 확인한다. 또한 접지 넷이 포함되었거나 제외되었는지를 확인하고 IC 핀과 커패시터 사이의 배선 길이를 측정한다. 이 검사는 디커플링 커패시터가 IC 핀의 유효 거리 내에 있는지(그림 6) 및/또는 설계에 디커플링 커패시터를 더 추가해야 하는지를 확인한다. 

제조 전에 부적절한 신호 디커플링으로 인한 임피던스 문제를 방지함으로써 PCB 설계자는 빠르고 효과적으로 성능 문제를 해결하고 설계 리스핀을 방지할 수 있다.

[그림 6] 디커플링 커패시터는 IC 전력 핀과 가까운 곳에 있어야 함

• 전기 DRC #7 - 고립 영역(EMI): 연결되지 않은 경우, 설계의 플로팅 고립 영역(동박 모양)이 안테나처럼 작동하면서 에너지를 방출할 수 있다. 설계에서 동박 설계 후 실수로 고립되었거나 비아 또는 핀을 통해 넷에 연결되지 않았을 수 있는 플로팅 고립 영역이 있는지 확인하는 것이 중요하다. 발견될 경우, 고립 영역을 넷에 연결하거나 PCB 설계에서 아예 삭제하는 것을 고려해야 한다(그림 7). 

설계에서 고립 영역을 확인할 때는 고립 영역 길이 대 폭의 최대 허용 비율, 고립 영역 끝으로부터 비아의 최대 허용 거리, 고립 영역의 최대 대각 치수를 모두 분석해야 한다. PCB 설계자가 수행하는 이러한 검사는 고립 영역이 식별되거나, 수정되거나, 필요에 따라 삭제되도록 함으로써 제조되는 설계의 성능 문제를 방지한다.

[그림 7] 제거하거나 연결한 고립 영역을 찾아냄으로써 안테나 방지

• 전기 DRC #8 - 넷 교차 간극(EMI): 아래에 고체 레퍼런스 플레인이 있는 신호 트레이스를 검사하는 것은 PCB 설계에서 특히 중요하다. 설계에서 고속 전송 라인이 두 동박 모양 사이의 간극을 교차할 때(그림 8), 해당 전송 라인의 신호는 반사를 일으켜 설계에서 EMI 문제가 일으키게 된다. 지속적인 반환 경로를 허용하고 공통 모드 복사의 위험을 줄이기 위해 신호 트레이스 옆에 솔리드 레퍼런스 플레인이 있어야 한다. 

넷 간극 파라미터에는 간극의 최대 허용 치수, 가장자리 위반을 보고하기 위한 최소 트레이스 세그먼트 길이, 최대 허용 간극 폭, 안티패드 위반 무시 여부, 평면을 검사에 포함하는 데 필요한 최소 평면 통과 반환 전류량이 포함된다. 또한 스티칭 부품을 보고해야 하는지 여부, 보고되는 경우 간극으로부터의 최대 허용 거리, 간극 근처에 있는 스티칭 부품의 수, 트레이스 외에 비아 및 충전재를 포함해야 하는지 여부도 검사한다. 

PCB 설계자가 간극을 교차하는 넷을 식별하고 처리할 수 있는 능력은 일렉트리컬 사인오프에 매우 중요하다.

[그림 8] 반환 경로에서 간극을 통과하는 고속 트레이스는 EMI를 반드시 일으킴

결론

과거에는 일렉트리컬 DRC가 레이아웃 이후 단계로 수행되었다. 즉, PCB 설계자가 평면 계획부터 시작한 다음 중요 넷을 배선하고, 전력 평면을 만들고, 배선 작업을 완료한다. 완료된 후에는 PCB 설계 플로우의 매우 늦은 단계에서 또는 심지어 마지막 단계로 사인오프를 위해 일렉트리컬 디자인 룰 검사를 수동으로 수행한다. 레이아웃 이후 수동 검사를 통해 오류를 뒤늦게 찾는 것은 시간이 많이 걸리며 수정 및 클린업을 위한 재작업이 필요하다. 

일렉트리컬 디자인 룰 검사를 자동화하면 PCB 설계자가 몇 시간 또는 심지어 며칠이 걸리던 수동 검사 시간을 몇 분 또는 몇 초로 단축할 수 있다. 자동화를 통해 사용자는 전체 설계 플로우에서 일렉트리컬 DRC 검사를 초기에 자주 수행하고 반복할 수 있다. 

그리고 검사가 기본적으로 제공되며 완전히 자동화되어 있으므로, 전문가 직원이 없거나 SI/PI/EMI 전문가가 아니더라도 누구나 실행할 수 있다. 또한 자동화된 전기 규칙 검사는 설계 지식을 캡처하고 보존함으로써 특히 요구 사항을 알 수 없거나 전문 지식이 부족한 경우에 설계 문제를 쉽게 간과할 수 있는 종종 어렵고, 비생산적이고, 오류가 발생하기 쉬운 수동 검사를 없앤다. 

HyperLynx® DRC는 PCB 설계 규정 준수 검사 프로세스를 자동화하여 레이아웃 툴이나 전문성 수준과 관계없이 모든 PCB 설계자에게 빠르고 포괄적인 전기 설계 검증을 제공한다. 본 고에서 설명된 8가지 규칙을 사용하는 무료 버전을 통해 누구나 쉽게 전기 규칙 검사를 시작할 수 있다. 이러한 강력하고 빠른 전기 디자인 룰 검사는 쉽게 시뮬레이션할 수 없는 복잡한 디자인 룰의 검증 프로세스를 위해 특별히 개발된 것으로, 레이아웃 설계자는 물론 SI, PI 및 EMI 전문가들에게 적합한 툴이다. 

leekh@seminet.co.kr
(끝)
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