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지멘스, Calibre 자동 오류제거(CBC) IC 레이아웃 최적화하는 ‘캘리버 디자인인핸서’ 발표

글/반도체네트워크 편집부 2023.08.14

지멘스 디지털 인더스트리 소프트웨어, 지멘스 EDA 사업부 (http://www.siemens.com/eda)는 오늘, IC 설계 및 검증 프로세서 자동 무오류 솔루션인 ‘캘리버 디자인인핸서(Calibre® DesignEnhancer)’를 출시한다고 밝혔다. 캘리버 디자인인핸서는 IC, 배치 및 배선(P&R), 풀 커스텀 설계 팀이 '캘리버(Calibre) 자동 무오류(CBC: correct-by-construction)' 설계 레이아웃을 IC 설계 및 검증 프로세스의 초기단계에서 자동으로 보정함으로써 생산성을 획기적으로 향상시키고 설계 품질을 높이며 타임투마켓을 단축할 수 있다.

새로운 Calibre DesignEnhancer 툴은 업계 최고 수준인 지멘스의 IC 물리검증용 Calibre® nmPlatform을 위한 일련의 '초기 검증' 툴 중 최신 제품이다. 커스텀 및 디지털 설계 팀이 설계를 신속정확하게 최적화해 전압(IR) 강하 및 전자이동(EM) 문제를 완화시키거나 없앰으로써 물리검증 준비 상태를 향상시킬 수 있도록 해준다. 또한 IC 설계 및 구현 단계에서 자동화된 레이아웃 최적화 기능을 지원하여 고객이 “DRC-clean” 설계를 테이프아웃 단계에 보다 빠르게 제공하면서도 설계의 제조성과 회로의 신뢰성을 향상시킬 수 있도록 지원한다.

ST마이크로일렉트로닉스의 R&D 부문 시니어 디렉터인 피에르 루이지 롤랜디(Pier Luigi Rolandi)는 “Calibre DesignEnhancer 솔루션은 IC 설계 프로세스를 '초기 검증'하려는 우리의 지속적인 노력, 예컨대 사양에서 벗어난 저항이나 IR 강하 문제를 해결하는 데 있어서 매우 중요한 것으로 입증되었다”라고 말했다.

엔지니어들은 IC 설계에 대해 물리적 검증을 수행하기 전에 전통적으로 써드파티 P&R 툴을 이용해 제조공정 최적화 설계(DFM)를 통합시켜 왔다. 이를 위해서는 다수의 시간 소모적인 실행을 통해 “DRC-clean” 솔루션으로 수렴해야 할 경우가 많았다. 하지만 지멘스의 새로운 Calibre DesignEnhancer 툴을 사용해 설계 팀은 턴어라운드 시간을 크게 단축시키고 EM/IR 문제를 줄이면서도 물리 검증을 위한 레이아웃을 준비할 수 있다.

Calibre DesignEnhancer 툴이 현재 제공하고 있는 사용 모델은 다음의 세 가지이다.

• 비아(VIA) 수정 모델은 레이아웃을 자동으로 분석하고 최대 100만 개 이상의 Calibre-clean 자동 무오류 비아를 삽입하여 비아 저항이 EM/IR 및 신뢰성에 미치는 영향을 줄여준다. 이러한 수정은 레이아웃과 사인오프 설계 규칙에 대한 철저한 이해를 바탕으로 하므로, 비아 삽입은 고객이 성능이나 면적 지표에 영향을 미치지 않고도 전력 목표를 달성하도록 도와줄 수 있다.

• 전원/접지 향상 모델은 레이아웃을 자동으로 분석하고 공간이 있는 트랙에 Calibre nmDRC-clean 비아와 인터커넥트를 삽입하여 병렬 작동 기능을 생성한다. 이는 전원/접지 구조물의 저항을 낮추고 전력 그리드와 관련된 IR 및 EM 문제를 줄일 수 있다. Calibre DesignEnhancer 툴을 사용하는 고객은 IR 강하 문제를 최대 90퍼센트까지 줄일 수 있었다.

• 필러 셀(filler cell) 삽입 모델은 물리검증의 준비에 필요한 디커플링 캐패시터(DCAP)와 필러 셀의 삽입을 최적화한다. 기존의 P&R 필러 셀 삽입 프로세스를 대체하여 보다 나은 결과품질(QoR)과 최대 10배 빠른 런타임을 제공할 수 있도록 지원한다.

지멘스 디지털 인더스트리 소프트웨어의 Calibre Design Solutions 물리검증 제품관리 부문 시니어 디렉터인 마이클 화이트(Michael White)는 “오늘날의 까다로운 IC 설계 환경에서는 첨단 노드에서 작업하는 엔지니어링 팀이 주어진 면적과 프로젝트 타임라인이라는 제약 조건 내에서 작업해야만 하며, 이러한 조건 내에서 레이아웃을 최적화해 제조 가능성과 성능을 높이고자 고군분투하고 있다”라고 말하며, “디자이너는 Calibre DesignEnhancer를 사용함으로써 Calibre의 폴리곤 프로세싱 속도와 정확성을 설계 주기의 좀더 초기부터 도입할 수 있다. 이는 설계 주기 후반의 돌발상황 발생을 피하는 데 도움을 줄 수 있다”라고 말했다.

Calibre DesignEnhancer 솔루션은 Calibre의 검증된 기술, 엔진 및 검증된 룰 덱을 사용한다. 이 모든 것은 고객이 자동으로 오류를 제거하고, Calibre DRC-clean 상태이며 사인오프 검증 준비가 된 결과를 생성할 수 있도록 지원한다. 이 솔루션은 OASIS, GDS 및 LEF/DEF를 입력 파일로 읽을 수 있으며, OASIS, GDS 또는 증분형 DEF 파일을 임의로 조합해 레이아웃 수정사항을 출력할 수 있다, 이러한 지원을 통해 설계 팀은 설계생성 라이프사이클 초기에 일반적으로 선호되는 툴을 사용하여 Calibre DesignEnhancer 소프트웨어 변경 사항을 설계 데이터베이스에 손쉽게 역향 주석을 해줌으로써 전력 및 타이밍 분석을 수행할 수 있다.

Calibre DesignEnhancer 툴은 산업 인터페이스 표준을 사용해 모든 주요 설계 및 구현 환경과 통합되므로 사용자 친화적인 환경을 제공한다. 따라서 필요한 교육과 설정이 최소화 된다. Calibre DesignEnhancer 키트는 130nm~2nm의 설계를 지원하는 모든 주요 파운드리에서 사용 모델과 기술에 따라 사용할 수 있다.