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새로운 세대의 타이밍 IC를 이용함으로써 향상된 클록 트리 솔루션 설계 가능

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글/Baljit Chandhoke, Product Line Manager, Timing Products, IDT

오늘날 시스템 타이밍의 과제

스마트폰, 커넥티드 TV, 카메라, 프린터에서부터 모바일 기지국, 통신 라인카드, 브로드캐스트 장비, 의료용 영상 시스템에 이르기까지, 오늘날 고성능 장비들은 다중 프로토콜 고속 커넥티비티를 지원하기 위해서 흔히 다중의 프로세서, FPGA 또는 네트워크 프로세서, 메모리, 물리층 소자들을 포함한다.

통상적으로 이러한 시스템은, 다양한 장치들을 조화시키고 PCIⓇ Express, Gigabit 또는 10Gigabit Ethernet, USB3.0 등과 같은 인터페이스의 지정된 클록 주파수, 전압 레벨, 지터 요구를 충족하기 위해서 다중의 레퍼런스 클록으로 이루어진 복잡한 타이밍 아키텍처를 필요로 한다.

엔지니어들이 시스템 내의 모든 장치의 타이밍 요구를 충족하기 위해서 다중의 이산적 클록 신호들을 배치해야 한다. 결과적으로 이러한 타이밍 아키텍처는 다중의 크리스털 오실레이터, 클록 제너레이터 IC, 다중화기를 포함하며, 그럼으로써 상당한 PCB 면적을 차지하고 BOM(bill of materials) 비용을 추가시킬 수 있다. 또한 다수의 이산적 소자 부품들을 다루어야 함으로써 구매 비용과 조달 위험성도 그만큼 더 높아진다.

뿐만 아니라 일부 애플리케이션에서는 공칭 주파수보다 높거나 낮게 추가적으로 주파수 여유를 둔 클록 레퍼런스로 동작해야 할 수 있다. 이렇게 함으로써 온도나 노후화에 따른 주파수 드리프트의 영향을 검증하거나 시스템 마지닝을 검증하기 위한 테스트를 할 수 있다. 테스트 목적에서 하나 이상의 주파수 여유 마진 타이밍 네트워크를 추가하면 솔루션 크기, 비용, 조달, 어셈블리 문제를 최소화하고자 할 때 디자이너가 직면하는 과제들을 더욱 더 복잡하게 한다.

클록 소스의 통합

타이밍 아키텍처의 복잡성을 간소화하고 크기와 비용 부담을 낮추고자 하는 요구를 충족하기 위해서 새로운 혁신적이며 통합적인 타이밍 디바이스들이 등장하고 있다. 이들 디바이스는 다중의 프로그래머블 클록 소스를 제공함으로써 높은 설계 유연성을 가능하게 할 뿐만 아니라 그러면서 또한 지터에 대한 엄격한 요구를 충족한다.

IDT의 VersaClockⓇ 5 제품군이 바로 그러한 디바이스들이다. VersaClockⓇ 5 제품군은 고도로 프로그래머블한 다중 출력 클록 제너레이터 제품들로서, 컴팩트한 4mmx4mm 24핀 VFQFPN(Very-thin Fine-pitch Quad Flat Pack) 패키지로 제공된다.

이들 새로운 세대의 클록 제너레이터 제품은, 레퍼런스 입력의 정수 배수로 다중의 클록 출력을 제공하는 기존의 정수-N PLL(phase-locked loop) 디바이스들하고 는 다 르 다 . VersaClockⓇ5는 입력 레퍼런스의 어느 배수로나 출력 클록 신호를 발생시킬 수 있을뿐만 아니라  ‘Fractional Output Divider(FOD)’를 포함함으로써 순수한 정수 배수로만 제한되지 않는다. 뿐만 아니라 각각의 클록 채널을 각기 개별적으로 듀얼 LVCMOS 출력이나, LVPECL 또는 LVDS 출력이나, PCI Express 카드에서 지정하고 있는 HCSL(Host Clock Signal Level) 프로토콜로 구성할 수 있다. 지정된 사양에 따라서 클록 출력 채널을 각기 개별적으로 구성할 수 있는 유연성을 제공하므로 많은 애플리케이션에서 이산적인 레벨 변환 IC들을 필요하지 않게 한다...(중략)