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Mathworks, FPGA 및 ASIC 검증 가속화 돕는 범용 검증 방법론(UVM) 지원 발표

매스웍스(kr.mathworks.com)가 매트랩(MATLAB) 및 시뮬링크(Simulink)의 최신 릴리스 2019b(R2019b)에 포함된 HDL 베리파이어(HDL Verifier)의 프로그래머블 반도체(FPGA) 및 주문형 반도체(ASIC) 설계를 위한 범용 검증 방법론(UVM) 지원 기능을 발표했다. HDL 베리파이어는 FPGA 및 ASIC의 설계를 개발하는 설계 검증 담당 엔지니어가 시뮬링크를 통해 직접 UVM 컴포넌트 및 테스트 벤치를 생성하고, 시놉시스(Synopsys), 케이던스(Cadence), 멘토 그래픽스(Mentor Graphics) 등과 같이 UVM을 지원하는 시뮬레이터에서 사용할 수 있도록 지원한다.

최근 윌슨 리서치 그룹(Wilson Research Group)에서 실시한 연구조사 결과에 따르면, 약 48%의 FPGA 설계 프로젝트, 그리고 약 71%의 ASIC 설계 프로젝트에서 엔지니어 및 설계자들은 설계 검증을 위해 UVM을 사용하고 있다. 

알고리즘 개발자와 시스템 설계자들은 주로 매트랩 및 시뮬링크를 통해 새로운 알고리즘을 개발한 후, 설계 검증(DV) 엔지니어가 매트랩 및 시뮬링크 모델을 참조하여 RTL 테스트 벤치를 손으로 코딩한다. 이제 DV 엔지니어는 HDL 베리파이어를 통해 시뮬링크에서 이미 개발된 시스템 레벨 모델로부터 시퀀스 및 스코어보드 등의 UVM 컴포넌트를 자동 생성함으로써, 수동으로 테스트 벤치를 작성하는 데 드는 많은 시간을 줄일 수 있다. 이러한 접근 방식은 검증 엔지니어가 무선 통신, 임베디드 비전 및 제어와 같은 분야에서 ASIC 및 FPGA 설계를 위한 테스트 벤치 개발 시간을 감소시키도록 돕는다.

알레그로 마이크로시스템즈의 ASIC 개발 담당 매니저 칼리드 치스티(Khalid Chishti)는 "시뮬링크 사용 결과, 프로덕션 UVM 테스트 벤치, 테스트 시퀀스 및 스코어보드를 손으로 작성하는 데 걸리던 시간을 50% 정도 감소시킬 수 있게 됐다. 이를 통해 놀라운 혁신을 가져올 애플리케이션에 보다 집중할 수 있게 됐다”라며, “우리는 자동차 분야 애플리케이션용으로 개발하는 ASIC의 프로덕션 검증을 위해 UVM을 사용하고 있으며, 매트랩과 시뮬링크를 통해 ASIC 검증용 디바이스를 위한 번거로운 알고리즘 개발 작업을 간소화시켰다."라고 전했다.

매트랩 및 시뮬링크에서 UVM 컴포넌트, 시스템베리로그(SystemVerilog) 어설션(assertion) 및 시스템베리로그 DPI 컴포넌트를 생성하기 위한 새로운 기능으로 무장한 HDL 베리파이어는 ASIC 및 FPGA의 프로덕션 검증을 담당하는 설계 검증 팀에 대한 지원을 한층 강화했다. 기존에 설계 검증 팀은 HDL 시뮬레이터를 통해 엄격한 테스트 벤치를 개발하기 위해 시스템베리로그에서 코드를 작성하는 수작업을 거쳐야 했다. 이때 HDL 베리파이어는 이러한 설계 검증 팀이 기존의 매트랩 및 시뮬링크 모델로부터 직접 검증 컴포넌트를 생성하고, 해당 모델을 재사용하여 프로덕션 검증 환경을 보다 신속하게 구성할 수 있도록 돕는다.

매스웍스의 수석 HDL 제품 마케팅 매니저 에릭 시건(Eric Cigan)는 "윌슨 리서치와 멘토 그래픽스가 실시한 2018년도 기능 검증 연구 결과에 따르면, DV 엔지니어들은 ASIC 및 FPGA 프로젝트에 투입하는 시간의 5분의 1가량을 테스트 벤치 개발에 할애하는 것으로 나타났다"라며, "이번에 발표한 HDL 베리파이어는 기존의 매트랩 및 시뮬링크 모델로부터 UVM 및 시스템베리로그 DPI 컴포넌트를 생성하는 새로운 기능을 통해 DV 엔지니어의 생산성을 높이는 동시에, 시스템 설계자, 하드웨어 엔지니어 및 DV 엔지니어 간의 협업을 향상시킬 수 있을 것으로 기대된다."라고 말했다.

HDL 베리파이어 R2019b는 전 세계에서 지금 바로 사용 가능하다.