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차세대 IC 패키징에 필요한 첨단 설계 솔루션 ③

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글/KEITH FELTON, MENTOR A SIEMENS BUSINESS

서론

멀티 다이 이종 및 단일 패키징은 변함없이 ‘모어 댄 무어(More than Moore)’ 방식에서 전망이 밝은 ‘그 이상(more)’을 의미하며 폼팩터와 기능성 개선을 위한 새로운 방식으로 활용되고 있고, 여러 가지 기술 노드를 사용하여 제조된 멀티 다이에 적합한 통합 수단으로서 자리매김하고 있다. 여러 장치를 단일 패키지로의 이종 및 동종 통합은 장치 기능성 보강, 출시 기간 단축 및 실리콘 수율 복원성과 같은 목표를 달성하도록 지원한다.
이 연작의 첫 번째 글에서는 고급 IC 패키징과 함께 나타난 새로운 난제에 관해 알아보고 이종 멀티 다이 및 복수 기판 설계, 검증과 사인오프에 적합한 검증된 설계 방법론으로서 시스템 레벨 디지털 트윈 프로토타이핑 방식이 주목받는 이유를 설명하였다. 두 번째 글에서는 디지털 트윈 방법론으로 지원되는 멀티 도메인 및 교차 도메인 통합에 중점을 두고 패키지 레벨 신호 무결성 분석과 기생 시뮬레이션 모델 추출에 관해 논하였다. 이 글에서는 현행 및 향후의 고급 IC 패키지를 다루기 위해 필요한 솔루션의 확장성과 범위에 대해 설명하고 예측 가능한 정밀 제조 전달을 위해서는 정확히 무엇이 필요한지 알아보겠다.
확장성 및 다양성을 겸비한 솔루션

더 나은 성능, 저전력, 작은 크기와 기능 용량에 대한 수요가 늘어나면서 혁신적인 이종 패키징 기술이 시장에 도입되는 속도 또한 점점 더 빨라지고 있다. 그러한 패키징 신기술은 설계, 제조 및 조립 면에서 점점 더 복잡해지고 있으므로 결국 소수의 일류 반도체 기업과 최첨단 설계만 이용할 수 있도록 제한될 수 있다.
다행히 설계와 공급망 에코시스템이 그러한 기술을 보편화하는 데 큰 역할을 발휘하여 모든 설계자와 기업체가 쉽게 이용할 수 있도록 하였다. 이는 실리콘 파운드리 업계에서 프로세스 설계 키트(PDK)를 보편화하는 과정에서의 역할과 같다.

프로세스 어셈블리 설계 키트
자동 IC 검증은 파운드리에서 만들어 PDK 형태로 설계업체에 제공되는 설계 규칙을 중심으로 이루어진다. EDA 툴 공급업체는 이러한 규칙에 부합하는 툴세트를 제작하여 자사 검증 툴이 성능이 입증되고 반복 가능한 사인오프 품질 결과를 도출하는지 확인한다. 프로세스 어셈블리 설계 키트(PADK)의 목적은 PDK의 목적과 비슷하다. 규격화된 규칙을 사용해 제조 가능성과 성능을 확인하여 프로세스 전반의 일관성을 보장하는 것이다.

[그림 1] Mentor의 OSAT Alliance 프로그램은 더욱 광범위한 시장 도입을 독려한다.

PADK에는 당연히 물리적 검증과 추출 사인오프 솔루션이 모두 포함되어야 하며, 열 및/또는 응력 사인오프 솔루션도 다루어야 한다. 이러한 프로세스는 모두 어셈블리를 만들 때 사용한 설계 툴이나 프로세스와는 무관하게 사용할 수 있어야 한다. 또한 PADK 전체를 IC 도메인과 패키징 도메인에서 모두 사용할 수 있어야 한다. 즉, 플로우가 여러가지 형식을 지원해야 한다는 뜻이다. 마지막으로 이러한 모든 검증 프로세스를 패키지 어셈블리/OSAT 업체에서 검증해야 한다.

[그림 2] 차세대 고급 IC 패키지는 기존의 유기적 패키지 설계 툴에 큰 난제를 제시한다.

미래에 대비한 용량으로 오늘의 설계 정의
고급 IC 패키지는 대부분 설계자에게 익숙한 기존의 유기 BGA 패키지와는 매우 다르다.

[그림 3] 차세대 IC 패키지에는 완전히 새로운 설계 방법과 플로우가 필요하다.

사실, 고급 IC 패키지는 IC 설계와 공통점이 더 많은 편이다. 다시 말해 기존 IC 패키징 설계 툴은 이처럼 크고 복잡한 패키지를 구현할 때 기대하는 성능, 용량 및 처리량을 제공하려고 노력하지만 바로 실패한다. 수많은 OSAT와 팹리스 반도체 업체에서는 이미 핀 수 250,000개 이상의 대규모 설계에서 필요한 처리량과 용량을 달성하여 유지해야 한다는 어려움에 처해 있다.
이처럼 크고 복잡한 설계는 곧 설계자와 설계 일정에 압박을 가해 설계 일정이 연장되는 경우가 많다. 이 상황을 해결하기 위한 보편적인 접근 방식으로 ‘동시 팀 설계’라는 방식이 주목받고 있다. 즉 여러 명의 설계자가 로컬 네트워크나 글로벌 네트워크상에서 같은 설계를 동시에 작업하면서도, 부담스러운 설정이나 프로세스 관리를 감내할 필요 없이 모든 설계 작업을 시각화하는 능력은 그대로 유지하는 것이다.

[그림 4] 여러 사용자로 구성된 동시 팀 설계를 이용하면 설계 주기를 줄이고 리소스를 최적화할 수 있다.

다른 한 가지 공통 문제점으로는 제조에 앞서 검증 사인오프를 거치는 데 필요한 시간이다. 이런 병목 현상을 비롯해 그와 관련된 각종 영향(프로젝트 지연 또는 계획하지 않은 리소스 급증)을 방지하기 위한 검증된 방법은 통합형, 지속형 검증 프로세스와 방법론을 구현하여 최종 검증 사인오프 프로세스를 통제 가능하고 감당할 수 있는 수준으로 확보하는 것이다.

정밀 제조 전달

간단히 말하자면 제조업체에 오류없는 제조 및 어셈블리 데이터를 제공하여 파운드리나 OSAT의 프로세스 규칙(PDK 또는 PADK)을 전달해야한다는 뜻이다. 여기서 목표이자 난점은 이것을 1회차에 이루어 내야 한다는 것이다.

반복 작업을 배제하려면 프로세스 규칙에 부합하며, 랜덤 수동 방식에 의존하지 않을 수 있는 설계 환경이 필요하다. 수동 방식을 따르면 결국 핸드오프 기준에 맞추기 위해 설계 스핀을 여러 차례 반복해야 할 가능성이 높다. 제조업체 규칙에 맞추기 위해 여러 차례 설계를 수정하는 과정을 피하려면 메시 패드, 지그재그, 점진적인 크기의 디게싱(degassing)과 같은 응력 제거 기능 자동화 등이 필수적이다.

[그림 5] 리스핀을 피하려면 제조업체에서 정의한 구조를 정밀하게 구현하는 것이 매우 중요하다.

고급 IC 패키지와 기존 패키지의 가장 큰 차이점은 제조 과정에 쓰이는 제조 형식이다. 고급 IC 패키징의 경우 거의 항상 GDSII를 사용해 제조하는 반면, 기존 IC 패키징은 Gerber, ODB++ 또는 드물지만 IPC2581을 사용한다. 제조업체, 파운드리나 OSAT에서 자사 제조 규칙과 제한사항을 준수하는지 확인할 때 바로 이 GDSII 파일을 사용하여 검증하는 것이다. 물론 이 과정에서 흔한 딜레마가 발생한다. 즉 GDSII 파일은 설계 툴의 기본 CAD 데이터베이스에서 후처리를 마치는데, 여기서 문제가 생길 수 있고 실제로 문제가 자주 발생한다.

[그림 6] 기존 IC 패키징 설계 툴로는 오류 없는 GDSII를 만들기에 역부족이다.

CAD 설계 툴이 아무리 제조업체의 제조 규칙에 부합하는 지오메트리를 잘 만들어도 사인오프에 쓰이는 것은 결국 후처리를 통해 파생된 GDSII이다. 그리고 이것이 오늘날 대부분의 IC 패키지 CAD 설계 툴의 가장 큰 약점, 일명 아킬레스건이라 할 수 있다. 실제 설계가 CAD에서 규정을 준수하는 것으로 통과된다 하더라도, 그 결과로 생성된 GDSII가 기준에 맞는 경우는 드물다. 이는 지오메트리 후처리 품질이 불량하기 때문이며, 바로 이것이 설계자가 허용할 수 있는 수준의 GDSII를 달성하려고 아무리 노력해도 설계 스핀을 유발하는 주된 원인이다.

결론

이종 패키징 설계가 대세로 떠오르면서 물리적, 전기, 열 및 제조 성능을 판단하기 위한 검증된 자동 사인오프에 대한 수요가 늘어났다. 설계자가 이 모든 프로세스를 효율적이고 반복 가능한 자동 플로우에서 관리하려면 하나의 차세대 환경이 꼭 필요하다.
이 연작의 마지막인 네 번째 글에서는 이상적인 사인오프를 더욱 효율적이고 빠르게 달성할 수 있도록 하는 여러 가지 단계, 부품, 동급 최고의 툴과 모범 사례를 소개한다.

leekh@seminet.co.kr
(끝)
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