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고밀도 고급 패키징의 설계 및 검증 문제 해결

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글/KEVIN RINEBOLD 및 KEITH FELTON, MENTOR GRAPHICS

전자 제품이 나날이 발전을 거듭하면서 제품 개발 팀에서는 새로운 문제에 직면하고 있다. 그 결과 새로운 설계 기술을 사용해 제품의 품질과 설계 효율성을 개선해야 한다는 압박이 끊이지 않는 상황이다.
예를 들어, 무어의 법칙을 유지하기가 점점 어려워지면서 시스템 스케일링 수요가 변동하므로, 다음과 같은 혁신적인 PCB 및 패키징 기술의 성장을 부추기게 된다.
• 단위 면적당 더 많은 기능을 지원하는 고밀도 상호 연결 및 Rigid-Flex 기판 등
• 지속적인 설계 밀도 증가 요구를 대응하는 패키지형 시스템(System-in-Package, SiP) 및 FOWLP(Fan-out Wafer Level Packaging) 등의 고급 패키징 기술(그림 1 참조)

[그림 1] 업계 수요로 인해 혁신적인 패키징 솔루션이 속속 등장하고 있다.

이와 같이 혁신적인 2.5D 및 3D ‘고밀도’ 고급 패키징(HDAP) 솔루션은 기존의 설계 방법론 및 툴뿐만 아니라 공급망에도 혼란을 가져온다. 이와 같은 파격적인 신기술에는 새로운 문제점도 수반되기 마련이다.
이들은 실리콘 유사 기능 및 프로세스 또는 다중 기판 아키텍처를 사용하여 고대역 메모리 및 하이브리드 메모리 큐브 HBM/HMC와 같은 고성능 메모리 기기를 이용하기 때문이다.
패키지 설계 방법론과 툴은 사실 일종의 변곡점을 맞았다고 할 수 있다. 이것은 리드 프레임(lead frame)에 사용하는 MCAD에서 PBGA(Plastic Ball Grid Arrays, 플라스틱 볼 그리드 어레이)용 ECAD 툴로 전환하는 것과 같은 중요한 전환이다. 패키징 공급망에 실리콘 파운드리가 합류하고 이들이 패키징에 실리콘 프로세스 설계 키트(Process Design Kits, PDK) 및 검증 프로세스를 적용함에 따라 관련 툴과 방법론에 한층 혼란을 가중시키게 되었다. IC 분야에 해당하는 비유를 써보자면, 이와 같은 2.5D 및 3D HDAP 기술은 사실상 패키징에 쓰이는 새로운 ‘노드’이며 그렇기 때문에 새로운 설계 및 검증 방법론을 필요로 하게 된다.

배경/문제점

오늘날 익히 알려진 유기 기판 패키징용 프로세스는 PCB 설계에 쓰이는 것과 매우 비슷하다. 기판 제조업체가 제공하는 설계 규칙은 비교적 단순한 형태를 띠며 대개 어느 정도는 융통성을 발휘할 여지가 있다. 이러한 PCB 유사 프로세스를 반도체 어셈블리 및 테스트(OSAT) 기업에서 사용하여 PBGA 패키지에 적용하는데, 여기에서는 유기 기판, 일반 FR4 또는 폴리이미드를 사용한다. 이러한 기본적이고 유연한 규칙은 여러 OSAT를 통틀어 거의 아무런 차이가 없으며, 그렇기 때문에 설계자 입장에서는 과도한 설계 재조정을 거치지 않고 어느 정도 공급업체 유연성을 누릴 수 있다.
이 특징을 실리콘 파운드리별로 구체적으로 정해지는, 프로세스 및 산출량 지향적인 복잡한 제조 규칙과 비교해 보자. 이 경우 제조 규칙은 대개 유연하지 않으며 여러 파운드리에 걸쳐 공유하거나 상호 교환하여 사용할 수 없는 것이 보통이다. 2.5D/3D HDAP 기술은 일부 실리콘과 일부 패키지의 형태로, 서로 다른 설계 방법론과 특성이 결합되어 있다(그림 2).

[그림 2] 2.5D/3D 기술의 일부는 실리콘, 일부는 패키지 형태이다.

‘고밀도’ 고급 패키징(HDAP)이라는 용어는 파격적인 신형 패키징 기술의 범주를 일컫는 말로 여기에는 FOWLP, 인터포저 기반 패키지, 핀 수가 많은 플립칩 및 SiP 등의 요소가 포함된다.
이러한 패키지 전체를 아우르는 공통된 테마는 이들 모두 기존 설계 툴과 검증 방법론에 몇 가지 고유한 문제를 제시한다는 점이다. 최신 패키지는 대부분 어느 정도는 다중 기판 또는 다중 기기의 요소를 포함하고 있어 시스템 스케일링 솔루션을 제공한다.
이에 따르는 설계 및 검증 문제는 다음과 같다.
• 여러 기판 경계에 걸친 고성능 인터페이스 연결 계획 및 조정
• 소자와 기판 적층 - 3D 상호운용성
• 완성된 어셈블리의 전기적 추출 및 분석
• 각 기판과 완료된 어셈블리의 마스크 수준 검증
최근 FOWLP와 같은 고급 패키지가 폭발적으로 급성장하면서 ‘IC’와 유사한 프로세스와 툴을 사용하는 사례가 늘어났는데, 이 경우 피처 크기가 작기 때문에 데이터 해상도가 더 높아야 하고 설계 규칙 검사(DRC)가 더욱 정확해야 한다. 비(非) 맨해튼(Manhattan) 지오메트리에서의 GDSII 품질과 성능도 기존 패키징 툴에게는 문제로 다가올 수 있다. 게다가 ASIC, FPGA 및 시스템온칩(System on Chip, SoC) 기기의 경우 I/O 수가 10K 핀에 가깝거나 이를 웃돌 수도 있다. 따라서 이들은 설계 툴의 성능, 용량 및 처리량에 영향을 미치기 쉽다.
HDAP 특징은 플라스틱 볼 그리드 어레이(PBGA)에 중점을 둔 패키징 설계 툴로는 해결할 수 없다. HDAP 설계용으로 ‘확장한’ PBGA 중심적 툴의 경우 테이프아웃 전에 다운스트림 프로세스에서 오류가 발생하고 시간이 오래 걸리는 반복 재현 작업을 초래하게 된다. 예를 들어, FOWLP 설계에서 여러 개의 기판(인터포저) 및/또는 기기를 활용할 계획이라면 패키지를 정확하게 구성하고 검증하기 위해 새로운 설계 기능이 필요하다는 말이다.
FOWLP를 비롯한 HDAP 검증은 패키지 설계자와 제품 개발 팀에 새로운 차원의 몇 가지 문제를 가져다 준다. 앞서 언급한 IC 유사 프로세스를 사용하는 경우 검증과 사인오프 프로세스는 종전과 달리 새롭고, PBGA 설계에 맞는 일상적인 경로 및 프로세스와는 크게 다르다.
종래의 패키지 방법론을 HDAP용으로 사용할 때 발생하는 공통적인 문제점 중 하나는 설계가 레이아웃 툴 내의 DRC는 합격하지만 출력한 데이터를 제조에 쓰이는 물리적인 검증 툴로 검사하면 불합격한다는 것이다. 여기에는 여러 가지 요인이 영향을 미칠 수 있다.
• 영역 채우기 알고리즘이 빈약함
• 호(arc) 구성 미흡
• GDS 출력의 품질
• 다각형 병합
• 설계 툴의 정확도 또는 해상도
이러한 문제를 해결하려 시도하다 보면 이번에는 레이아웃 툴 내부에서 지원되지 않는 요소가 많아 출력 파일 내로 형태를 삽입하거나 이를 대체해야 하는 것과 관련된 문제가 발생한다. 이와 같은 ‘임시해결방법 흐름(work-around flow)’은 자연스럽게 레이아웃 데이터베이스와 실제로 제조된 제품이 일치하지 않는 결과를 초래한다(그림 3).

[그림 3] 기존 패키지 방법론을 HDAP용으로 사용할 때 임시 해결 방법 흐름

해결책

앞서 말했듯이, 제품 개발팀이 현재 직면한 문제는 실리콘(IC) 유형 프로세스를 어떻게 하면 2.5D 및 3D 패키지 설계와 검증에 적용하는가 하는 것이다. Mentor Graphics에서는 이 문제를 해결하기 위하여 HDAP, FOWLP와 SiP에 공통적으로 적용되는 까다로운 설계 및 검증 요구 사항을 직접적으로 해결하는 혁신적인 설계 및 검증 솔루션을 개발하였다(이외에도 TSMC의 InFO(integrated fanout, 통합형 팬아웃) 등과 같은 파생적 프로세스도 포함).
InFO_M 및 InFO-POP 패키징 기술 둘 모두에 대하여 TSMCⓇ에서 전체 인증을 획득한 Mentor Graphics의 HDAP 솔루션을 이루는 주된 구성요소는 기판 통합이다. 즉 상세한 물리적 구현에 앞서 여러 기판 사이의 논리적인 연결을 계획하고 최적화하는 것이다. 그림 4를 참조하라.

[그림 4] TSMC에서 공인 받은 Mentor Graphics의 InFO 설계 및 검증 흐름

Substrate Integrator는 Xpedition 흐름에서 빠르고 효율적인 다중 기판 통합 및 설계 관리를 일찌감치 제공한다. Substrate Integrator는 특히 유연한 것이 특징으로, LEF/DEF. AIF, GDSII를 비롯한 기타 여러 가지 다양한 입력 형식을 용인한다. 이처럼 유연하기 때문에 시스템 netlist를 생성하고 추적할 수 있고, 따라서 스프레드시트를 통해 연결과 기기 정보를 관리할 필요가 없고 전반적인 ECO 프로세스를 간소화하여 가속하지 않아도 된다.
Substrate Integrator는 이외에도 설계자가 다이, 인터포저, 패키지 및 PCB 등을 하나의 그래픽 환경에서 보고 전체적인 그림을 확인할 수 있도록 한다. 따라서 설계 팀에는 다음과 같은 이점이 있다.
• 다운스트림 문제 예측 및 예방 가능성 개선
• 의사 결정 내용을 이해 관계자들에게 명확하게 전달할 수 있어 트레이드 오프 및 설계 가상 시나리오를 효율적으로 수행하고 평가할 수 있음
• 실제 구현에 앞서 최적의 성능, 비용 및 제조 가능성을 따져 연결과 할당의 알맞은 균형을 잡을 수 있으므로 반복 재현 작업 횟수가 줄어들고 주기 시간이 짧아짐
HDAP 설계에는 주로 허용 가능한 금속 구조 지오메트리와 관련하여 복잡한 제조/파운드리 규칙이 적용될 수 있다. 사인오프 프로세스를 사용해 금속 구조를 설계하고 검증하는 과정은 시간이 오래 걸릴 수 있으며, 특히 반복 재현 작업을 여러 차례 수행해야 한다면 더욱 긴 시간이 걸린다.
Xpedition HDAP 솔루션의 또 한 가지 구성 요소는 HyperLynxⓇ 기술을 사용하여 설계 내 검사를 통해 기판 수준 DRC 위반 문제를 신속하게 확인하고 해결하는 기능이다. 이러한 접근 방식을 택하면 최종적인 테이프 아웃 사인오프 검증에 앞서 문제를 80~90% 해결할 수 있다. 또한, 설계 툴의 DRC 엔진과는 별도로 독립된 검증을 할 수 있으므로 결과 정확도를 한결 더 신뢰할 수 있다.
2.5D/3D 패키지를 물리적으로 검증하려면 툴의 용량과 성능을 압도하지 않고 각 배치 레이어를 고유한 것으로 취급하는 방식을 취해야 한다. 싱글다이에도 여러 배치를 적용하는 것이 가능하다는 것을 전제로, 이러한 시스템을 정확하게 검사하려면 각 레이어를 다이당 배치에 따라 구분해야 한다.
다행히 이것은 충분히 관리할 수 있는 작업이다. 모든 다이의 모든 지오메트리를 개별적으로 검사하지 않아도 되기 때문이다. 각 다이는 대상 파운드리의 DRC 및 LVS(레이아웃 대 회로도 비교) 면에서 이미 검사를 마친 상태일 것이기 때문에, 남은 것은 여러 다이 사이의 상호 작용을 검사하는 것뿐이다.
경우에 따라 이렇게 하려면 각 다이 내에서 레이어를 여러 개 추출하여 이들의 영향을 파악해야 할 수도 있다. 따라서 설계 툴은 다이별, 배치별로 레이어링 내용을 숙지해야 한다. Xpedition HDAP 솔루션에서는 CalibreⓇ 3DSTACK 기술로 멀티다이 및 인터포저 LVS 검사 기능을 제공하기 때문에 빠르게 정확한 결과를 얻을 수 있다. Xpedition을 Calibre와 통합하여 HDAP 설계를 위해 대단히 튼튼한 사인오프 경로를 확보할 수도 있다.

결론

사실, ‘iPhone 7, PCB 대신 FOWLP 채택’이나 ‘삼성의 신기술 FOWLP에는 PCB가 필요 없다’ 등의 헤드라인은 오늘날 최첨단 전자제품의 설계에 고밀도 고급 패키징이 얼마나 중요한지 보여주는 단적인 예라고 할 수 있다. Mentor Graphics의 혁신적인 HDAP 설계 및 검증 솔루션은 이와 같은 파격적인 신기술에 동반되는 고유한 요구 사항을 해결해준다.
Xpedition 솔루션을 사용하면 네이티브 3D 설계 가시화, 편집 및 3D DRC 등의 광범위한 설계 기능을 포함한 환경에서 2.5D/3D 상세 구현을 달성할 수 있다. 이 솔루션은 설계 내 검증 기능을 이용하여 최종 사인오프에 앞서 문제를 80~90% 해결해준다. 도구나 이 솔루션은 폐쇄 루프 흐름 형태이므로 출력 데이터와 최종 레이아웃 데이터베이스 사이의 데이터 동기화를 보장해준다. Calibre 3DSTACK과 직접, 효능이 검증된 통합 기능을 제공하므로 타협점 없는 최고의 사인오프 및 LVS 검증을 보장한다.