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명확한 노드 명명: 트랜지스터 밀도 측정법에 의한 혼선 제거하기

산업에서는 무어의 법칙 곡선에서 프로세스의 위치를 명확하게 볼 수 있는 표준화된 밀도 측정법을 필요로 합니다.

반세기 전에 인텔의 공동 창업자가 말했듯 무어의 법칙은 각 프로세스 세대마다 칩상의 트랜지스터 수를 두 배로 늘리는 법칙을 의미합니다. 업계에서는 이 법칙을 역사적으로 따르고 있고, 각각의 연속 프로세스 노드를 이전보다 약 0.7 배 작게 만들어 따르고 있습니다. 선형 배율은 밀도를 2 배로 증가시킴을 의미합니다. 즉, 90 나노미터, 65 나노미터, 45 나노미터, 32 나노미터라는 숫자들은 각각 이전 노드에서 가능했던 보다 두배의 트랜지스터를 집적할 수 있게 됨을 의미하는 것이라 할 수 있습니다.

그러나, 최근 보다 많은 확장이 어려워짐에 따라, 일부기업에서는 이 법칙을 실행하는 일을 포기하기도 했고, 법칙에 따라 밀도를 거의 전혀 증가하지 않은 경우에도 노드 명칭을 바꾸기도 했습니다. 이에 따라 노드 명칭이 공정이 무어의 법칙 곡선상에 놓이는 위치에 대한 지표로서의 역할을 다하지 못하게 되었습니다.

산업에서는 표준화된 밀도 측정법이 필요합니다. 고객은 칩 제조회사들이 제공하는 다양한 공정 오퍼링을 비교할 수 있어야 하는데 점점 더 복잡해지는 반도체 공정과 다양한 설계 기법이 있기에 고객의 입장에서 비교하기란 여간 어려운 일이 아닙니다.

게이트 피치(게이프 폭과 트랜지스터 게이트 사이의 간격)에 최소 메탈 피치(배선간 폭+ 선산간격)를 곱한 값으로 간단하게 비교할 수 있는 방법이 있긴 하지만, 이 방법은 실제 트랜지스터 밀도에 영향을 주는 로직셀 설계가 포함되지 않습니다. 또 다른 방법은 앞서서 말했던 방식의 결함을 수정한 방식으로 로직 셀 높이에 게이트 피치를 곱한 방식이 있습니다. 그러나, 이 두가지 방식 모두 2 차 설계 규칙을 고려하고 있진 않습니다. 두 방식 모두 설계자의 라이브러리에서 파생되는 다양한
유형의 로직셀을 고려하고 있지 않아 두방식 모두 실질적인 밀도달성의 척도가 될 수는 없습니다.

또한 이러한 측정 기준은 이전 세대와 비교하여 밀도를 정량화시킵니다. 그러나, 산업에서 필요로 하는 것은 주어진 영역(제곱밀리미터)에 위치하고 있는 트랜지스터를 절대적으로 측정한 값입니다. 또다른 극단적인 방법으로 칩에 있는 트랜지스터의 수를 영역의 넓이로 나누는 방식이 있습니다. 그러나, 이것도 설계결정에 영향을 주는 숫자들-예를 들어 커다란 변수가 될 수 있는 캐쉬사이즈와 목표성능이 고려되지 않는 방식이라 유효한 측정법이라 할 수 없습니다.

과거에 사용되었던 노드 정의에 있어 받아들여졌던 측정방식을 부활시켜 보겠습니다. 이것은 표준 로직셀의 트랜지스터 밀도를 기반으로 하는 방식으로 일반적인 설계의 가중치들을 포함하고 있는 방식입니다. 모든 라이브러리에는 다양한 표준셀이 존재하지만, 우리는 간결한 방식을 사용해 보겠습니다. 2-input NAND 셀(4 개의 트랜지스터)과 조금 더 복잡하지만 공용으로 쓰이고 있는: 스캔플립플롭(Scan Flip Fop: SFF)을 사용해보도록 하죠. 이것은 이전에 쓰였던 트랜지스터 밀도 공식입니다.

모든 칩 제조사들은 공정 명칭을 언급할 떄 이 간단한 공식을 사용하여 측정한 MTr/mm2 (평방 밀리미터 당 수백만개의 트랜지스터) 단위로 로직 트랜지스터 밀도를 공개해야 합니다. 리버스엔지니어링으로 쉽게 확인할 수 있는 데이터입니다.

이 식에서 측정에 포함되어야할 중요한 요소가 하나 빠져 있는데요 SRAM 셀 크기 입니다. 칩별로 SRAM 대 로직 비율이 다르기 떄문에 NAND+SFF 밀도 측정치 옆에 SRAM 셀크기를 별도로 보고하는 것이 가장 좋은 방식입니다. 이러한 측정 기준을 통해, 산업에서는 노드 명명에 관한 혼선을 제거하고 무어의 법칙을 추진에 전념할 수 있게 될 것입니다.