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최대의 효율을 달성하는 디지털 FFR 65W 고전력밀도 USB-PD 디자인

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글/Tim Hu, Director, Global Low-power SMPS Application, 인피니언 테크놀로지스

이 글에서 소개하는 솔루션은 디지털 영 전압 스위칭(ZVS) 컨트롤러로서 XDPS21081을 사용해서 케이스를 씌우지 않은 상태에서 21W/in3의 전력 밀도를 달성한다. 이 65W 레퍼런스 디자인은 범용 AC 입력전압을 USB-PD 3.0 프로토콜에 의해 5~20V DC 출력전압으로 변환한다. USB-PD 3.0 프로토콜은 대부분의 최신 랩탑 및 스마트폰에 널리 채택되고 있다. 공진 스위칭 변화를 이용하여 원하는 주파수 대역에서 주 MOSFET 스위칭 손실이 사실상 제거할 수 있다. 이 기법은 높은 스위칭 주파수로 동작해서 작은 크기의 부품들(트랜스포머 등)을 사용할 수 있으며 효율유지(또는 향상)하여 매우 작은 폼팩터에서 열을 분산 관리할 수 있다. 모든 부하 및 라인 범위로 전반적인 효율을 90퍼센트 이상으로 높일 수 있으며 93퍼센트 이상에 달하는 피크 효율을 달성할 수 있다.

USB-PD 애플리케이션 용 65W 충전기 레퍼런스 디자인

이 솔루션은 90V~265V AC의 넓은 입력 범위로 동작하고, 출력은 5V부터 20V까지 변화될 수 있으며, 최대 출력 전력은 65W이다. 플라이백 토폴로지와 적합한 부품들을 선택해서 비용, 성능, 생산 같은 것들을 최적화할 수 있다. ZVS 권선과 ZVS 회로를 추가하여 ZVS가 가능하며, PWM 컨트롤러 XDPS1081 GD1 핀에 의해 구동된다.

[그림 1] 65W USB-PD 충전기 블록 다이어그램

ZVS 기능을 사용해서 고전압 라인일 때 스위칭 손실을 크게 줄일 수 있다. 그러므로 스위칭 주파수를 가령 140kHz로 설정할 수 있다. 저전압 라인, 중부하 조건에서 유사공진(QR) 모드로 동작함으로써 자연스럽게 ZVS 효과를 발생시켜서 전력 손실을 낮출 수 있다. 중간 부하 및 경부하로는 주파수 감소 모드(FRM)와 능동 버스트 모드(ABM)로 동작해서 높은 효율을 유지할 수 있다. 그림 2는 각기 다른 조건으로 효율을 보여준다.

[그림 2] AC 라인전압에 따른 평균효율 그래프, 규정 요건을 만족

XDPS21081 HV 핀과 벌크 커패시터 사이에 저항을 연결해서 브라운인과 브라운아웃을 활성화할 수 있다. 또한 이 디자인은 OCP, Vout OVP, VCC OVP, OLP, OTP, 래치 인에이블, 파워온 전에 CS 핀 단락 보호 같은 다수의 보호 기능을 포함한다.

급속 충전기 디자인으로 적합한 토폴로지 선택

충전기 시장에서는 가격대 성능비가 우수한 유사공진 플라이백 토폴로지가 널리 사용되고 있다. 이 토폴로지로 밸리 스위칭을 사용해서 스위칭 손실을 낮출 수 있으며, 하나의 자기 소자만을 사용하는 토폴로지로서 비용적으로도 유리하다. 하지만 충전기 전력이 높아짐에 따라서 QR을 향상시켜야 할 필요성이 제기된다. 이 토폴로지는 모든 입력전압 범위에서 영 전압 턴온을 보장하지 못한다. 특히 고전압 입력일 때 MOSFET의 높은 VDS가 상당한 스위칭 전력 손실을 발생시키므로 고주파수 동작을 지원하지 못한다. 또한 고전압 입력과 저전압 입력일 때 동작 주파수가 크게 차이가 나기 때문에 트랜스포머 디자인을 최적화하기가 어렵다.
최근에는 충전기의 전력 밀도를 높이기 위해서 능동 클램프 플라이백(ACF) 토폴로지가 도입되었다. ACF는 트랜스포머 누설 에너지를 사용해서 효율을 향상시킨다. 이 누설 에너지를 커패시터 클램프에 저장했다가 스위칭 사이클 이후에 출력으로 전달한다. 이 클램프를 제어해서 FET으로 제로 전압 스위칭을 달성할 수 있으므로 또 다른 주된 손실 요인을 제거함으로써 효율을 추가적으로 향상시킨다. 그럼으로써 더 높은 스위칭 주파수로 동작할 수 있으며, 이것은 전원장치 크기를 줄이는 것으로 이어진다. 경부하 조건에서 영 전압 턴-온을 위해서 공진 순환 전류가 필요하다. 하지만 이 공진 순환 전류는 추가적인 손실을 야기함으로써 평균 효율을 저하시킨다. QR 플라이백과 마찬가지로, 고전압 라인과 저전압 라인일 때 주파수가 크게 차이가 남으로써 트랜스포머 디자인을 최적화하기가 어렵다.
플라이백 성능을 최적화하고자 인피니언은 강제 주파수 공진 FFR(forced-frequency resonant) 플라이백을 업계에 선보였다. 이 토폴로지는 제로 전압 턴온, 외부 부품 수 감소, 고전압 라인과 저전압 라인 동작일 때 주파수 차이 감소 같은 우수한 성능 특성을 갖고 있다. 그림 3은 이 토폴로지와 ZVS 동작 원리를 보여준다.

(a)

(b)

[그림 3] 제안된 FFR ZVS 토폴로지(a)와 ZVS 동작 원리(b)

t0에 일차 MOSFET이 턴오프되고 짧은 지연 시간을 두고 동기 정류(SR) MOSFET이 턴온한다. t1에는 자화 전류가 이상적으로 0이 되고, SR MOSFET이 턴오프되고, 자화 인덕턴스 Lp와 Ceqv가 발진한다. 일차 MOSFET 전압이 Vbulk + Vref부터 Vbulk - Vref까지 발진한다. t2에 보조 MOSFET이 턴온하는 경우에는, 일차 MOSFET이 공진 피크가 되고 자화 전류는 0이다. 그러므로 i_mag 값이 음의 값으로 누적될 것이다. 이 통제된 ZVS 온 시간에 일차 MOSFET의 VDS는 Vbulk + Vref로 클램프된다. 피크 전류가 i_zvs_pk에 도달하면, 보조 MOSFET이 턴오프된다. 그리고 이 전류는 자화 인덕턴스에 저장되고 역 방향이므로, 계속해서 이 방향으로 흘러서 Ceqv에 저장된 에너지를 방출한다. 이 지속시간은 tZVSdead 파라미터를 조절해서 제어할 수 있다. t4에서는 일차 MOSFET의 드레인 전압이 최소 값에 도달하고 일차 MOSFET을 턴온해서 턴온 손실을 크게 낮춘다. 그러므로 거의 ZVS에 가깝다. 그림에서 보듯이, 에너지가 Vbulk에 비례한다. 그러므로 ZVS 온 시간도 마찬가지다.
ZVS 펄스 삽입은 나노 DSP 코어와 메모리 정보를 기반으로 한다. 이 IC가 다음 스위칭 사이클 간격과 ZVS 데드 타임과 ZVS 펄스 온 시간을 인식한다. 그러므로 IC 메인 게이트 턴온 시간 역시 고정적이라고 했을 때, 스위칭 간격으로부터 이 두 부분(ZVS 데드 타임과 ZVS 펄스 온 시간)을 빼서 ZVS 펄스 시작점이 결정된다. 또한 CS 신호가 지정된 수준에 도달했을 때 메인 게이트 오프 지점이 결정된다.

고밀도 디자인을 설계할 때 MOSFET 패키지 고려사항

고효율 디자인을 위해서는 토폴로지 선택뿐만 아니라 적합한 고전압 MOSFET을 선택하는 것 또한 중요하다. 인피니언의 CoolMOS™ 시리즈는 계속해서 성능을 향상시킴으로써 스위칭 손실을 낮추도록 도움을 준다. MOSFET의 총 게이트 전하(Qg)를 낮추고 출력 커패시턴스로 저장되는 에너지를 낮춤으로써(하드 스위칭 시에 매 사이클에 이 에너지 방전(Eoss)) MOSFET의 스위칭 손실을 낮춘다. 매 스위칭 사이클에 소모되는 이 총 전하를 낮춤으로써 경부하 시에 시스템 효율을 향상시킬 수 있다. CoolMOS™ 기술을 지속적으로 향상시킴으로써 MOSFET의 전도 손실을 낮추게 되었으며, 그럼으로써 디바이스 온도 계수 또한 계속해서 향상되고 있다. 이와 같이 전도 손실과 스위칭 손실이 향상됨으로써 RDS(on)이 더 높은 MOSFET을 사용할 수 있으므로 전반적인 시스템 비용을 낮출 수 있다. 또 다르게는 시스템 스위칭 주파수를 높임으로써 폼팩터 크기를 줄이고 수동 부품의 비용도 낮출 수 있다.
충전기 디자인으로 MOSFET이 의도하지 않게 턴온하는 것을 막고 EMI를 낮추기 위해서 MOSFET의 총 루프 인덕턴스(게이트-소스 인덕턴스와 드레인-소스 인덕턴스)가 중요하다. DPAK이나 FullPAK THD 패키지와 비교해서 ThinPAK은 게이트 인덕턴스, 드레인 인덕턴스, 소스 인덕턴스를 낮출 수 있다(그림 4 참조).  DPAK 패키지와 비교해서 ThinPAK은 내부적 소스 인덕턴스를 63퍼센트까지 낮춘다.

[그림 4] ThinPAK 패키지는 게이트 구동 루프로 기생 인덕턴스를 낮춘다.

MOSFET 게이트로 링잉을 낮추기 위해서는 총 게이트 소스 인덕턴스(Lgate_loop = Lsource + Lgate)가 중요하다. 게이트 커패시턴스(Ciss)와 총 게이트 루프 인덕턴스(Lsource ext. + Lgate_loop)에 의해서 형성된 LC 공진 탱크가 사각파 구동 파형으로 여자될 때 MOSFET 게이트로 링잉이 발생될 수 있다. 총 Lgate_loop를 낮춤으로써 MOSFET 게이트로 발생되는 링잉의 양을 낮출 수 있다.

맺음말

고성능 디지털 ZVS 컨트롤러로서 XDPS21081을 채택한 이 65W 레퍼런스 디자인은 저전압 라인 입력일 때 QR과 고전압 라인 입력일 때 FFR을 사용해서 최대 93퍼센트에 이르는 효율을 달성한다. 이 컨트롤러에 ThinPAK을 채택한 CoolMOS™ 수퍼정션 MOSFET을 결합함으로써 공간이 제한적인 충전기에 사용하기에 적합하다. 추가적으로, 간단한 EMI 필터 설게와 낮은 BOM 비용은 설계 엔지니어가 충전기 설계하는데 도움이 될 수 있다.

leekh@seminet.co.kr
(끝)
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